`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    18:33:04 02/21/2006 
// Design Name: 
// Module Name:    fifo_top 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module fifo_top(din, wr_en, wr_clk, rd_en, rd_clk, ainit, dout, full, empty);
   input [3:0] din;
   input       wr_en;
   input       wr_clk;
   input       rd_en;
   input       rd_clk;
   input       ainit;

   output [3:0] dout;
   output 	full;
   output 	empty;
   
   fifo FIFO (
	      .din(din),
	      .wr_en(wr_en),
	      .wr_clk(wr_clk),
	      .rd_en(rd_en),
	      .rd_clk(rd_clk),
	      .ainit(ainit),
	      .dout(dout),
	      .full(full),
	      .empty(empty)
	      );

endmodule